<一>建立如下的Verilog Module

module myClock(

input clock

);

endmodule

<二>建立 Verilog Test Fixture

module test;

// Inputs

reg clock;

// Instantiate the Unit Under Test (UUT)

myClock uut (   .clock(clock)  );

initial begin

// Initialize Inputs

clock = 0;

// Wait 100 ns for global reset to finish

// Add stimulus here

end

always #0.001 clock = ~clock;

endmodule

<三>结果

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